Laporan Akhir 2

(Percobaan 2 T flip flop dan aplikasinya)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

 

• Bahan Proteus:  

1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

   

2. Power DC

Gambar 4. Power DC

           

3. Switch (SW-SPDT)

Gambar 5. Switch

          

4.  Logicprobe atau LED

Gambar 6. Logic Probe

3. Rangkaian Simulasi [Kembali]

                                 

Gambar 3.1 Rangkaian simulasi pada modul De Lorenzo

Gambar 3.2 Rangkaian Percobaan 2

4. Prinsip Kerja Rangkaian [Kembali]

• T Flip-Flop      

    Pada percobaan ini menggunakan IC 74LS112 yang merupakan jenis dari IC J-K Flip Flop. Dimana, kaki R (reset) dihubungkan ke B0  dengan inputan berupa 1, kaki S (set ) dihubungkan ke B1 dengan inputannya adalah 0 , kaki J dan K sama sama dihubungkan ke VCC, kemudian untuk kaki clk dihubungkan ke B2 dengan inputan 1. Untuk output sendiri yaitu untuk Q dihubungkan ke H7 dan untuk H6 dihubungkan ke 0. Apabila disimulasikan maka untuk ouput yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif low, dimana ia akan aktif saat berlogika 0. Karena pada kaki S (set), input yang diberikan adalah 0, maka akan mampu mengaktifkan rangkaian yang bekerja pada kondisi aktif low, sehingga output yang dihasilkan berlogika 1. Pada percobaan 2, divariasikan beberapa keadaan, yakni:

• Apabila B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. 

• Apabila B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. 

• Apabila B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan keadaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.

• Apabila B0=1, B1=1 dan B2=di clockkan, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yaitu kondisi disaat outputnya membalikkan nilai output sebelumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa apa yang terjadi saaat B2 dan Input J dan K dihubungkan ke CLOCK dan gambarkan Timing Diagramnya !

jawab:

Jika rangkaian diatur pada input B2, J dan K dihubungkan ke CLOCK maka outputnya akan sama dengan sebelumnya sehingga Q akan berlogika 0.

Timing diagram:

7. Link Download [Kembali]

Download HTML [klik disini]

Download Rangkaian Simulasi [klik disini]

Download Video Simulasi [klik disini]

Download Datasheet  IC 74LS112 (J-K Flip Flop) [klik disini]

Download Datasheet Switch [klik disini]